LABORATORIO NRO. 6

Circuitos digitales con conectores Flip Flops

1. COMPETENCIA ESPECIFICA DE LA SESIÓN: •       Implementación de circuitos monoestables. •       Implementación de circuitos contadores con Flip Flops JK. •       Utilizar un SIMULADOR para comprobar el comportamiento de los mismos. 2. MARCO TEORICO:                        Latch nand El circuito que se muestra a continuación es un pestillo NAND básico. Las entradas generalmente se designan S y R para Set y Reset respectivamente. Debido a que las entradas NAND normalmente deben ser lógicas 1 para evitar afectar la acción de enganche, las entradas se consideran invertidas en este circuito (o activas bajas). El circuito usa la realimentación para "recordar" y conservar su estado lógico incluso después de que las señales de entrada de control hayan cambiado. Cuando las entradas S y R son altas, la retroalimentación mantiene las salidas Q en el estado anterior. La tabla de verdad y el diagrama:                                   imagen 1. Latch NAND en liveware. Latch Nor El circuito que se muestra a continuación es un pestillo NAND básico. Las entradas generalmente se designan R y S para RESET y SET respectivamente. Debido a que las entradas NOR normalmente deben ser lógicas 1 para enivar salida Q. El circuito usa la realimentación para "recordar" y conservar su estado lógico incluso después de que las señales de entrada de control hayan cambiado. Cuando las entradas R y S son altas, la retroalimentación mantiene las salidas Q en el estado anterior.                                   imagen 2. Latch NOR en liveware. FLIP-FLOP JK El símbolo lógico para un flip-flop JK es el siguiente:  imagen 3. Flip Flop JK en liveware. Este flip-flop se denomina como "universal" ya que los demás tipos se pueden construir a partir de él. En el símbolo anterior hay tres entradas síncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas. A continuación veremos la tabla de la verdad del flip-flop JK:   Observamos los modos de operación en la parte izquierda y la tabla de la verdad hacia la derecha. La línea 1 muestra la condición de "mantenimiento", o inhabilitación. La condición de "reset" del flip-flop se muestra en la línea 2 de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0). La línea 3 muestra la condición de "set" del flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La línea 4 muestra una condición muy difícil para el flip-flop JK que se denomina de conmutación. 3. CIRCUITO REALIZADO EN EL LABORATORIO CONTADOR CRECIENTE(se añadió LED para hacer la primer simulación)                    imagen 4. Contador creciente con display 7 segmentos en liveware. RETO REALIZADO : Contador decreciente en display de 7 segmentos                  imagen 5. Contador decreciente con display 7 segmentos en liveware. 4.  VÍDEO: 5.  OBSERVACIONES: Verificar el optimo funcionamiento de los materiales y equipos. Primero se debe simular el circuito para evitar daños al equipo. Asegurarse de usar las compuertas necesarias. 6.  CONCLUSIONES: Se implemento circuitos mono estables. Se logro aprender el funcionamiento de los circuitos Natch y Flip Flop. Se implemento un contador al circuito Flip Flop. 7.  FOTO GRUPAL:    Integrantes:    Choquepata Merma, Diego    Nuñes Quispe, Johan    Quispe Yanqui, Gustavo